增益提高运放中辅助运放带宽如何设计

在模拟集成电路中，常通过两种方式实现高增益运放，即增益提高运放(Gain-Boosted)和两级运放。相比两级运放，增益提高运放的优点为其仍然是一个单级运放（单极点运放），因此更容易在高增益的同时实现高带宽。但是相比两级运放其也具有明显的缺点，即增益提高运放是在cascode基础上实现，晶体管级联的方式决定了它的输出摆幅是不如两级运放的。虽然如此，在一些对输出摆幅要求不高，或者电源电压范围比较大的情况下，增益提高运放仍然具有显著的优势。

增益提高运放通过辅助运放实现增益提高，而辅助运放的频率响应无疑会影响运放的整体频率响应。如何设置辅助运放的带宽，以使得增益提高运放的单极点特性不被影响，是一个需要着重考虑的问题。

本文针对这一问题，进行了分析。本文的内容来源于论文：

[1] K. Bult and G. Geelen, "The CMOS gain-boosting technique," Analog Integrated Circuits and Signal Processing, vol. 1, no. 2, pp. 119-135, 1991.

这是一篇发表于1991年的论文，碍于30年前电脑绘图工具的缺失，文中当年大佬们手绘的图在现在看起来有些复古且不清晰。本着完美主义的想法，笔者将需要用的图进行了重绘，因此本文可以认为是该论文的“高清汉化重置版”。当然，受限于笔者个人能力的不足，汉化过程中若有偏差，请读者多多谅解并指正。

变量说明

本文所用到的变量及其含义说明如下表所示：

变量名变量含义Atot总运放，即增益提高运放的增益Aadd辅助运放的增益Aorig原运放，即未使用增益提高前运放的增益ω1总运放的3dB带宽ω2辅助运放的3dB带宽ω3原运放的3dB带宽ω4辅助运放的单位增益频率，也为GBWω5原运放和总运放的单位增益频率，也为GBWω6原运放和总运放的次主极点Zload负载电容引起的阻抗(容抗)Zorig原运放的输出电阻Zout总运放的输出电阻Ztot总运放的总阻抗，
为Zload与Zout的并联值β总运放接为闭环时的反馈系数

频率响应对辅助运放带宽的要求

图1 增益提高运放简图

图1给出了一个简单的增益提高运放电路图，本文将以该运放作为对象进行分析，更为复杂的情况，如全差分，折叠共源共栅等本质上和图1所面对的情况是一致的。

如图2为增益提高运放增益，辅助运放增益，原运放增益三者的波特图。

首先从图2可以得到一个结论：相对总运放的单位增益频率，辅助运放不需要太快（即ω4不需要超过ω5），即可不影响总运放的一阶滚降特性。

It is shown that for a first-order roll-off, the additional stage need not be fast with respect to the unity-gain frequency of the overall design.

图2中，在DC处，增益所提高的值Atot/Aorig约为[1+Aadd(0)]。在频率ω>ω1时，输出阻抗主要由负载电容CLoad决定(电容阻抗小于输出电阻的阻抗)，从而产生Aadd(ω)的一阶滚降特性。因此，辅助运放一阶滚降特性开始出现的点需要晚于ω1以不影响总运放的滚降特性，即ω2要满足ω2>ω1,这等效于辅助运放的单位增益频率ω4要大于原运放的3dB带宽ω3。需要注意的是，总运放和原运放具有相同的单位增益频率。

上述分析表明为了得到总运放的一阶滚降效果，辅助运放不需要太快。因此，相比原运放，辅助运放可以采用更小的栅宽和栅长以及更低的电流。此外，如图1所示，辅助运放和M2形成了一个闭环，如果辅助运放太快，会引起环路不稳定问题。在该环路中，存在两个极点，一个为辅助运放的主极点，另外一个出现在晶体管M2的源极，同时该极点也是主运放的第二个极点：ω6。因此为了这个环路的稳定性考虑，需要将辅助运放的单位增益频率设置得低于ω6。综上，辅助运放单位增益频率ω4的安全范围可以表示为式(1):

阶跃响应的建立过程对辅助运放带宽的要求

本小节对增益提高运放阶跃响应的建立过程进行分析。首先还是给出一个原论文中的重要结论：相比频率响应中的一阶滚降特性，单极点建立的表现需要辅助运放具有更高的单位增益频率。

It is shown that a single-pole settling behavior demands a higher unity-gain frequency of the additional stage than a simple first-order roll-off in the frequency domain.

造成该结果的原因是因为出现了紧密但有间隔的零极点对(doublet)。

图3 增益提高运放中各种阻抗(归一化)频率波特图

图3给出了增益提高运放中各种阻抗随着频率变化的波特图,并对各种阻抗进行了归一化处理。

增益提高技术将输出电阻Zout提高了约[1+Aadd]倍。辅助运放的增益Aadd在大于ω2后以-20dB/dec的斜率下降。当频率高于ω4后，Aadd小于1，这时输出电阻变为没有增益提高时的原运放输出电阻Zorig，如图3所示。图3还给出了负载电容形成的阻抗Zload以及其和运放输出电阻并联形成的总阻抗Ztot。仔细观察图3可以发现零极点对(doublet)出现在Ztot曲线的ω4处。

图3中，我们可以看到零极点对的出现主要是由于总阻抗Ztot在ω4之前出现两个拐点，且在ω4之前，Ztot的值偏离Zload与Zout的并联值。这是因为，使用辅助运放后，辅助运放的极点ω2出现在ω1附近，运放的输出阻抗因此会受到该极点的影响。这个影响可以等效为在输出阻抗上并联了一个小电容，该小电容和负载电容的比例为ω1/ω2(=ω3/ω4)。这个并联小电容会引起总的输出阻抗相比(Zload||Zout)变小（变化值很小）。在ω4，由于辅助运放增益提高的[1+Aadd]变为1，该小电容的作用因此消失，输出阻抗变回Zload与Zout并联值。上述过程造成了图3中的零极点对。

零极点对的不完全抵消会严重恶化运放阶跃响应的建立过程。如果一个零极点对出现在运放开环传输函数的ωpz处，且零极点的间隔为Δωpz，运放被应用在反馈系数为β的负反馈下，那么将会出现一个时间常数为1/ωpz的慢建立项。零极点对对运放阶跃响应的建立过程影响的详细的推导可查阅论文：

[2] B. Y. T. Kamath, R. G. Meyer, and P. R. Gray, "Relationship between frequency response and settling time of operational amplifiers," IEEE Journal of Solid-State Circuits, vol. 9, no. 6, pp. 347-352, 1974.

图4给出了有/无零极点对情况下运放阶跃响应的建立过程，可以清晰地看出，零极点对引入慢建立项后，运放的建立时间明显恶化。

消除这个慢建立项的一个有效途径是让这个慢建立项足够快。如果零极点对引起的时间常数1/ωpz比闭环运放的主要时间常数1/βωunity小，那么运放的建立时间就不受零极点对影响。由于ωpz近似等于ω4，ωunity为ω5，因此可以得到ω4需要满足：

将式(1)和式(2)取交集可得到ω4的安全范围：

安全范围在波特图上的分布如图5所示。

图5 辅助运放的单位增益频率安全范围示意图

总结

本文从增益提高运放的频率响应和阶跃响应的建立过程出发，分析了增益提高运放中辅助运放带宽设计的约束，得到了辅助运放单位增益频率的安全设计范围，为设计者提供一些设计时的理论依据。不足之处请多多指正。